Altera unterstreicht mit Quartus II Version 4.2 seine führende Stellung hinsichtlich FPGA- und CPLD-Performanc

Bild 1 (PresseBox) (San Jose, Kalifornien, ) Altera kündigt die Auslieferung der Version 4.2 seiner Entwicklungssoftware Quartus II an und ermöglicht so die weltweit schnellsten FPGA- und CPLD-Designs. Mit Quartus II Version 4.2 können die Leistungsmerkmale der neuen CPLD- und FPGA-Familien von Altera voll ausgeschöpft werden: So erreichen die 90-nm-FPGAs der Stratix II-Familie eine um durchschnittlich 39 Prozent höhere Geschwindigkeit im Vergleich zu Virtex-4-FPGAs. Bei den Cyclone II-FPGAs (ebenfalls in 90-nm-Technologie) fällt der Performancevorteil gegenüber Spartan-3 durchschnittlich um 60 Prozent besser aus, während MAX II-CPLDs etwa um 50 Prozent schneller sind als CoolRunner-II-CPLDs. Weitere Informationen zu den entsprechenden Benchmark-Ergebnissen findet man unter www.altera.com/alterazone .

PowerPlay – effektives Power-Management

Mit der neuesten Version von Quartus II bietet Altera auch ein neues leistungsfähiges Tool für die Power-Analyse und -Optimierung: PowerPlay. Mit den Analyse-Funktionalitäten von PowerPlay kann die statische und dynamische Leistungsaufnahme genau abgeschätzt werden, wobei der Entwickler über den gesamten Design-Zyklus, von der Konzeption bis hin zur Implementierung, unterstützt wird.

Mit dem „Easy Power Estimator“ kann die statische und dynamische Leistungsaufnahme für ein Projekt in einer ersten Annäherung abgeschätzt werden. Während der Implementierung können dann mit dem „Power Analyzer“ die Abschätzungen verfeinert werden. Eine noch präzisere Abschätzung wird durch die Verküpfung des vektorlosen Power-Analyse-Algorithmus mit den Place-and-Route-Ergebnissen erreicht. Wenn - optional - auch funktionale Simulationsvektoren oder Vektoren der Gate-Level-Simulation genutzt werden, können noch genauere Ergebnisse erzielt werden. Das PowerPlay-Analyse-Tool bietet auch einen sehr genauen Einblick in das Profil der Leistungsaufnahme, damit können Entwickler die gesamte Leistungsaufnahme im Hinblick auf die Design-Ressourcen und Hierarchie sehr genau prüfen. Mit den so gewonnen Daten lassen sich dann die Designs im Hinblick auf die entsprechenden Leistungs-Budgets optimieren.

Im Laufe des kommenden Jahres werden die PowerPlay-Tools zunehmend erweitert, u.a. mit automatisierten Optimierungswerkzeugen. Mit diesen PowerPlay-Optimierungstools können Entwickler die Leistungsaufnahme für ihre FPGA-, CPLD- und strukturierten ASIC-Designs effizient und automatisch optimieren.

Neben der PowerPlay-Technologie enthält die Version 4.2 über 100 neue Funktionen oder Verbesserungen für das Design von FPGAs, CPLDs oder strukturierten ASICs. Einige der neuen funktionellen Highlights sind:
• Neue Funktionen für die Implementierungs- und Timing-Analyse – Die neuen Funktionen dienen der Analyse und der Steuerung von Takt- und Daten-Versatz (Skew) sowie der Modellierung des Takt-Jitters. Außerdem ist eine bessere Analyse und Optimierung der Register-Steuerungssignale möglich.
• Multi-Clock-Domain-Unterstützung im SOPC Builder – Der SOPC Builder verfügt über neue Funktionen, die die einfache Systemintegration von Komponenten, die mit mehreren Clock-Domains arbeiten, unterstützen.
• Formale RTL/Gatter-Verifizierung – Neue Funktionen für die funktionelle Überprüfung bei der RTL-Gatter-Umsetzung mit der Cadence Conformal LEC Verifizierungssoftware.

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