Neue Version von MathWorks EDA Simulator Link ermöglicht Xilinx FPGA-Hardware-Verifikation

FPGA-in-the-Loop-Simulationen in Simulink verifizieren HDL-Code auf FPGA?Entwicklungsboards von Xilinx
EDA Simulator Link von MathWorks bietet Unterstützung für FIL-Simulationen für Entwicklungsboards basierend auf Xilinx Virtex-6 und Spartan-6 FPGAs (PresseBox) (Aachen/ München, ) MathWorks stellt eine neue Version der Software EDA Simulator Link vor. Das HDL-Tool EDA Simulator Link 3.3 bietet neue FPGA-in-the-Loop-Funktionen (FIL) für FPGA-Entwicklungsboards von Xilinx. Mit FIL können Ingenieure ihre Designs mit Hardware-Geschwindigkeit verifizieren und gleichzeitig Simulink als Testbench auf Systemebene einsetzen.

Die Einführung von FIL erweitert die umfassenden HDL-Verifikationsoptionen, die EDA Simulator Link für in MATLAB und Simulink erstellte Algorithmen zur Verfügung stellt. FPGA-basierte Verifikation besticht im Vergleich zum Einsatz von HDL-Simulatoren mit bedeutend besserer Laufzeitleistung. Zudem erhalten Entwickler mehr Sicherheit, dass ihr Algorithmus auch im Praxis-Einsatz funktioniert.

Die wichtigsten neuen Merkmale im Überblick:

- Verifikation der HDL-Implementierungen von MATLAB-Code und Simulink-Modellen mit FPGA-Entwicklungsboards für Spartan- sowie Virtex-FPGAs von Xilinx, z.B. das Virtex-6 basierte ML605-Entwicklungsboard

- Verifikation der HDL-Implementierungen von MATLAB-Code und Simulink-Modellen mithilfe der Co-Simulation mit Mentor Graphics® ModelSim® und Questa® sowie Cadence Design Systems® Incisive Enterprise Simulator®

- Generierung von TLM 2.0-Komponenten zur Verwendung in SystemC-Umgebungen für virtuelles Prototyping

Verfügbarkeit

EDA Simulator Link 3.3 ist ab sofort verfügbar. Weitere Informationen finden Sie unter mathworks.com/products/eda-simulator/.

Kontakt

MathWorks GmbH - Standort Aachen
Friedlandstraße 18
D-52064 Aachen
Thomas Andraczek
The MathWorks GmbH
Pressekontakt
Christiane Puia
Text 100 GmbH

Bilder

Social Media